菜鸟成长手册：详解内存工作原理及发展历程

来源：中关村在线作者：出处：巧巧读书 2006-12-08 进入讨论组

关键词：
access
opera
cpu
nat
主板

引用:http://www.qqread.com/hardware/memory/using/2006/12/w286606.html
MODE REGISTER介绍

　　Mode Register一般被用于定义SDRAM运行的模式。其中包括了突发长度（burst length）、突发类型（burst type）、CAS延迟（CAS latency）、运行方式（operating mode）和写入突发模式（如Figure 1所示）。

Mode Register通过LOAD MODE REGISTER命令进行编程，这组信息将会一直保存在Mode Register中直到内存掉电之后才会消失。Mode Register中的M0-M2是用来定义突发长度（burst length）的,M3定义突发类型(sequential或者interleaved),M4-M6定义CAS延迟,M7和M8定义运行模式，M9定义写入突发模式（write　burst mode）,M10和 M11目前保留。Mode Register必须在所有的bank都处于idle状态下才能被载入，在所有初始化工组都进行完毕之前，控制器必须等待一定的时间。在初始化过程中发生了任何非法的操作都可能导致初始化失败从而导致整个计算机系统不能启动。

　　突发长度（Burst Length）：

　　Read和write操作都是通过突发模式访问SDRAM的，当然突发模式的长度都是在初始化过程中载入Mode
Register中载入的参数，这些参数当然是由厂商或者用户定义的。在Figure 1中我们看到突发长度决定了READ或者WRITE命令能够访问的列地址的最大数目。对于sequential和interleaved这两种突发模式它们的突发长度是1、2、4、8，另外全页（full－page）突发模式仅仅适用于sequential类型。全页突发可以用BURST TERMINATE命令连接来产生任意的突发长度。保留状态（Reserved states）主要用于应付未来的不兼容的情况而准备的。当一个READ或者WRITE命令被发出之后，这个时候突发长度就被选定了。所有的访问操作都会以这个突发长度为限进行读取操作。当突发长度设为2时，A1-A7将会作为数据输入输出的列地址线；当突发长度设定为4时，A2-A7将会作为数据输入输出的列地址线；当突发长度被设定为8时，A3-A7将会作为数据输入输出的列地址线。

　　突发类型（Burst Type）：
突发类型主要分为两种：sequential和interleaved——主要由M3所决定。访问顺序主要由突发长度、突发类型和起始列地址所决定，如下表：

　　禁止指令（COMMAND INHIBIT）和空指令（NOP）：

　　这两条指令是CS信号的两个不同的状态。前面我们提到 /CS信号可以赋予芯片两种状态：参与工作和休息。 /CS处于未激活状态（也就是禁止指令生效的时候），SDRAM此时不对于任何传送到这个引脚上的指令作出反应； /CS引脚处于激活状态的情况下才会对于传送到引脚上的指令作出反应。空指令（NOP）这个指令将激活 /CS，但是它仅仅告诉芯片什么说不作——但是为什么要有这样的看似多余的指令呢？在后面的CAS延迟时间中我们将会涉及到。ACTIVATE、READ和 WRITE如果要了解基本的 READ和WRITE操作，那么你就应该需要了解这三条指令。ACTIVATE指令的主要就是选择一个bank并且激活相应的行；
READ指令就是读取指定的行的数据；WRITE指令就是在指定的bank和列中写入数据。

1) 行地址通过地址总线传输到地址引脚（Address Bus行），当在第一个时钟周期的上升沿，通过ACTIVATE指令通过。/CS激活了相应的行地址－－当然确定指定的行之前BA0引脚会选择相应的bank。

2)/WE引脚在这个过程中一直不会被激活，所以S DRAM知道它们不是进行写操作。

3) 第三个时钟周期的开始，ACTVATE指令激活了/CAS并且得到指定的列地址。

4) 第五个到第十个时钟周期的上升沿都会有数据输出到数据总线。

　　我们看到SDRAM基本的读取过程非常的简单。今天就先谈到这里，在以后的文章中我们将会对于SDRAM相关的问题继续进行讨论。

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